如何在 VHDL 中使用 Tcl/Tk答案

【问题标题】：How to use Tcl/Tk with VHDL如何在 VHDL 中使用 Tcl/Tk
【发布时间】：2017-02-04 20:59:42
【问题描述】：

我是 VHDL 和 Tcl/Tk 的新手。直截了当：我想知道如何在 Modelsim 中使用 Tcl/Tk。假设我在 Tcl/Tk 中一无所知，但我有以下 VHDL 代码供全加器开始使用。我可以用 Tcl/Tk 做什么，我应该采取什么步骤。我正在使用 Quartus Prime 标准版和带有 Altera Cyclone FPGA 的 Modelsim。

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 USE ieee.std_logic_signed.all;
 ENTITY adder IS
--H&G are 8 bit inputs 
--M is 8-bit output 

PORT (carryin : IN STD_LOGIC;
        X,Y   : IN STD_LOGIC;
        S         : OUT STD_LOGIC;
        carryout: OUT STD_LOGIC);
 END adder;

 ARCHITECTURE Behaviour OF adderk IS 
--SIGNALS ARE VARIABLES THAT WE WILL SIGN OUR OUTPUT VARIABLES TO
Signal Sum : STD_LOGIC;
BEGIN 

    Sum <= X XOR B XOR carryin;
    carryout <= X AND B AND carryin AND (A XOR B);
    M<=Sum;
END Behaviour;

【问题讨论】：

标签： tcl vhdl fpga tk quartus

【解决方案1】：

TCL 只是与 ModelSim 环境交互的另一种方式。 TCL 无需在 GUI 中使用鼠标进行操作，而是让您可以灵活地创建脚本来模拟和评估您的设计。你可以看看here，我觉得你会觉得很有用。

【讨论】：

谢谢，我去看看。