可在 ASIC/FPGA 设计中综合的查找表划分？有什么意义吗？答案

【问题标题】：Look-Up Table division synthesizable in an ASIC/FPGA design? Makes any sense?可在 ASIC/FPGA 设计中综合的查找表划分？有什么意义吗？
【发布时间】：2016-11-10 06:13:59
【问题描述】：

我正在研究如何制作一个高效的 FPGA 项目（朝着成为 ASIC 设计），其中包括简单的 32 位二进制数的除法运算。

我发现最快捷的方法是使用 LUT（查找表），而不是生成复杂的除法逻辑。没关系，然而，当我想到 ASIC 时，我想象一个物理微芯片，里面有数字逻辑，我无法想象在里面放一个整表来产生除法。我可以理解它在 FPGA 中是有意义的，因为它有很多资源，包括片上存储器等，但在最终的 ASIC 上却没有。

我的问题是，LUT 实际上可以在 ASIC 设计中综合吗？需要除法运算的芯片，实际上是这样制作的吗？

另外，LUT 确实比创建除法模块占用更少的面积？？

我对此很陌生，感谢您的意见。

【问题讨论】：

标签： fpga division synthesis asic

【解决方案1】：

一般整数除法是使用迭代过程进行的，其中每次迭代都会根据减法或查表生成许多结果位，类似于您在学校时在纸上进行除法时的情况。特定的整数除法，例如，如果数字的位数很少，则可以使用查找表代替，或者如果除数是2 ^ n 数字，则可以使用简单的移位，也可以结合加法进行舍入。所以除法的实际实现实际上取决于参数和速度/大小要求。

关于 FPGA 到 ASIC 的转换，FPGA 中的 LUT 只是实现通用组合电路的一种灵活方式，例如4 输入 LUT 可以实现 4 输入功能的所有输出。当您将逻辑表达式合成到 FPGA 时，结果将是 LUT 表示，因为这是 FPGA 中可用的构建块，但如果您将逻辑表达式合成到 ASIC，那么结果通常是离散门表示，因为是 ASIC 中可用的构建块。 ASIC 实现更小更快（对于相同的技术），因为避免了通用 LUT 开销，但损失了 FPGA 的灵活性。

【讨论】：

总之，LUT 在 ASIC 中是可行的，在设计芯片时是一个实用的选择，对吧？
LUT 仅表示查找表，而不是特殊的原语，但可以在 ASIC 和 FPGA 中以多种方式实现。请注意，FPGA 技术通常使用 LUT 概念来描述，然后用于实现任意 n 输入功能。 LUT 的直接实现可以是 RAM 或 ROM，或者也可以使用硬连线门来实现 ROM 功能。

【解决方案2】：

综合在 FPGA 设计人员中变得流行。您需要了解的有关基于 LUT 的架构的所有信息都是需要一系列技能的晶体管级设计技术。

我个人使用 netgen 命令使用 verilog 网表文件。你可以去FPGA - LUT Architecture Optmization

【讨论】：