在 Spartan 3 FPGA 中使用 DCM 锁定输出

【问题标题】：Using DCM Locked output in Spartan 3 FPGA在 Spartan 3 FPGA 中使用 DCM 锁定输出
【发布时间】：2018-08-29 12:38:39
【问题描述】：

我在具有 LOCKED 输出信号的 Spartan-3 FPGA 上使用 DCM。我需要在时钟准备好时分发它，否则它应该为零。定义一个“CLKOUT and LOCKED”信号是否有任何问题，该信号被其他实体使用，或者我在通过和门路由该时钟时遇到问题？

【问题讨论】：

标签： vhdl fpga spartan

【解决方案1】：

您正在寻找BUFGCE

通常，我使用 pll 的 LOCKED 端口为我的 CLK 生成同步解除断言复位 (RST_N)，而不是启用 CLK。这取决于你的设计，我不知道......

process (CLK,LOCKED)
begin
  if (LOCKED = '0') then
    rst_n_in <= '0';
    RST_N    <= '0';
  elsif (rising_edge(CLK)) then
    rst_n_in <= '1';
    RST_N    <= rst_n_in ;
  end if;
end process;

【讨论】：

BUFGCE 功亏一篑