【发布时间】：2017-03-24 16:12:12
【问题描述】：
我正在和朋友一起做一个项目。下面是我运行 RTL 仿真时 my ModelSim 面板的屏幕截图。您可以看到 DUT 出现了，我可以展开它并将波形添加到波形图中。
当他以同样的方式运行同一个测试台时，DUT 不会显示在 sim 面板中，因此他无法验证测试台是否正常工作与否。
有谁知道为什么会发生这种情况或如何解决这个问题？
【问题讨论】：
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也许 DUT 未绑定，因为他的编译脚本不同，或者他缺少 DUT 的源？也许他没有查看实例层次结构窗口？我们可以离开这里的信息很少。在细化（模拟开始）期间是否出现任何警告或错误？
标签： vhdl fpga modelsim quartus