【发布时间】：2010-10-26 22:15:32
【问题描述】：
是否有任何直接的方法可以在可合成的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被合成。我要锁定的信号约为系统时钟频率的 0.1-1%。我使用的是我从 1980 年的 IEEE 论文中重建的一个，但它的表现不如宣传的那么好。
为简单起见，锁可以在二进制脉冲信号上工作。
【问题讨论】：
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这个问题被标记为 FPGA，您使用的是哪个器件系列？
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Altera Cyclone 2，至少在原型阶段。时钟是外部恒温晶体，所以我们有一个稳定的时基。
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了解您尝试使用此 DPLL 实现的目标可能会有所帮助。您想将频率乘以多少？输入频率是否恒定？