Quartus 不允许在 Verilog 中使用 Generate 模块

Question

很简单的问题。给定以下代码：

module main(
    output reg  [1:0][DATA_WIDTH-1:0] dOut,
    input  wire [1:0][DATA_WIDTH-1:0] dIn,
    input  wire [1:0][ADDR_WIDTH-1:0] addr,
    input  wire [1:0] wren,
    input  wire clk
);
    parameter DATA_WIDTH = 16;
    parameter ADDR_WIDTH = 6;

    reg [DATA_WIDTH-1:0] ram [2**ADDR_WIDTH-1:0];

    generate
        genvar k;
        for(k=0; k<2; k=k+1) begin: m
            always @(posedge clk) begin
                if(wren[k])
                    ram[addr[k]] <= dIn[k];
                dOut[k] <= ram[addr[k]];
            end
        end
    endgenerate
endmodule

quarus 13.0sp1 给出了这个错误（以及它的其他 20 个不正当的兄弟姐妹）：

错误 (10028)：无法在 main.v(42) 处解析网络“ram[63][14]”的多个常量驱动程序

但如果我手动展开生成循环：

module main(
    output reg  [1:0][DATA_WIDTH-1:0] dOut,
    input  wire [1:0][DATA_WIDTH-1:0] dIn,
    input  wire [1:0][ADDR_WIDTH-1:0] addr,
    input  wire [1:0] wren,
    input  wire clk
);
    parameter DATA_WIDTH = 16;
    parameter ADDR_WIDTH = 6;

    reg [DATA_WIDTH-1:0] ram [2**ADDR_WIDTH-1:0];

    always @(posedge clk) begin
        if(wren[0])
            ram[addr[0]] <= dIn[0];
        dOut[0] <= ram[addr[0]];
    end

    always @(posedge clk) begin
        if(wren[1])
            ram[addr[1]] <= dIn[1];
        dOut[1] <= ram[addr[1]];
    end
endmodule

分析和合成步骤一切顺利。

有什么办法可以让生成循环运行？

Answer 1

我认为正确的方法是在这个问题中解释的内容：Using a generate with for loop in verilog

这将被转移到您的代码中：

module main(
    output reg  [1:0][DATA_WIDTH-1:0] dOut,
    input  wire [1:0][DATA_WIDTH-1:0] dIn,
    input  wire [1:0][ADDR_WIDTH-1:0] addr,
    input  wire [1:0] wren,
    input  wire clk
);
    parameter DATA_WIDTH = 16;
    parameter ADDR_WIDTH = 6;

    reg [DATA_WIDTH-1:0] ram [2**ADDR_WIDTH-1:0];    
    integer k;

    always @(posedge clk) begin
      for(k=0; k<2; k=k+1) begin:
        if(wren[k])
          ram[addr[k]] <= dIn[k];
        dOut[k] <= ram[addr[k]];
      end
    end
endmodule

将对双端口 RAM 的所有访问保存在一个 always 块中很方便，因此合成器可以安全地检测到您正在有效地使用寄存器 ram 处的双端口 RAM。

Answer 2

生成循环和展开版本都不应该通过综合。在这两种情况下，ram 中的相同地址都可以由两个 always 块分配。更糟糕的是，如果wren 的两个位都为高且两个地址相同而数据不同，则结果无法确定。 Verilog LRM 声明寄存器中的最后一个分配获胜，并且始终可以按任何顺序评估具有相同触发器的块。

综合要求对寄存器的分配是确定性的。两个（或更多）总是对同一位具有写访问权限的块是非法的，因为具有不确定性。如果展开的合成正确，那么这意味着在所示模块之外的wren 和addr 上有常量，这使得写冲突在逻辑上是不可能的；由于某种原因，生成循环版本没有得到相同的优化。允许优化以防止多始终阻止写入访问的约束示例：

1. 一个wren 被硬编码为0。因此只有一个块具有独占访问权
2. 地址具有不重叠的可能值集。例如addr[0] 只能是偶数，而addr[1] 只能是奇数，或者addr[0] < 2**(ADDR_WIDTH/2) 和addr[1] >= 2**(ADDR_WIDTH/2)。

dOut 由两个 always 块分配，合成没问题，因为每个块对其目标位（可能的地址值的非重叠集）具有独占写入访问权限。

mcleod_ideafix 答案中的单个 always 块是首选解决方案。如果wren 的两个位都为高且两个地址相同，则wren[1] 将始终获胜。如果wren[0] 应该具有优先级，则使 for 循环倒计时。