检查语法时出错

Question

module mult(a, b, p);     
input [16:0] a;     
input [16:0] b;     
output p;    
wire [31:0] p;   
reg i;       
wire pv;     
wire bp; 
assign pv = 32'b0; 
assign bp = {16'b0,b} ; 
initial begin 
for (i = 0; i < 32 ; i = i + 1)     
    begin       
    if (a[i] == 1'b1)           
    begin               
       pv <= pv + bp;           
    end                 
    bp <= bp << 1 ;     
    end 
end 
assign p = pv;   
endmodule

编译代码时出现以下错误， 第 37 行对标量线“pv”的引用不是合法的 reg 或变量左值 第 37 行非阻塞赋值的非法左侧 第 39 行对标量线 'bp' 的引用不是合法的 reg 或变量左值 第 39 行非阻塞赋值的非法左侧

请帮忙。

Answer 1

always 和初始块中赋值的左侧必须是寄存器。 pv 和 bp 是电线而不是寄存器。

您不能将变量放在 assign 的左侧并始终同时阻塞。因为总是需要寄存器和分配需要电线。

我在您的代码中看到了明显的语义错误。您需要学习 Verilog 的基础知识。你把 assign 这意味着你期望一个连续的分配，但一个初始块在模拟开始时只执行一次。 顺便说一句，默认情况下输出是有线的。您可以将其声明为输出 [31:0] p;