【问题标题】:Concatenation of 2 arrays2个数组的串联
【发布时间】:2016-12-12 13:38:28
【问题描述】:

我有以下成员在交易中:

bit [31:0] data [$];

接口有以下输入:

 logic [31:0] WDATA

在驱动程序中,我想将交易数据的串联分配给它自己。 例如如果数据中包含FFFFFFFF,我必须将FFFFFFFF连接到FFFFFFFF,然后分配给虚拟接口

伪代码:

vif.DATA <= trx.data[i] (concatenation) trx.tata[i]

我该怎么做?

【问题讨论】:

    标签: arrays concatenation verilog system-verilog


    【解决方案1】:

    使用连接运算符{}(请参阅IEEE Std 1800-2012,第 11.4.12 节连接运算符):

    vif.DATA <= {trx.data[i], trx.tata[i]}
    

    【讨论】:

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