systemverilog 中具有真实数据类型的 inout 端口

Question

我需要在我的模块中有一个带有real 数据类型的inout 端口。此外，我需要在该端口具有多个驱动程序解析能力。 （看到了nettype，但在 LRM 的模块端口中没有看到它的用法）

这是一个示例代码。

module abc (
  input real vref1, 
  output real vout);

  assign vout = vref1 * 3.17;
endmodule

module def (
  input logic out_en, 
  input logic data, 
  output logic vref1);

  bufif1 b1 (vref1, data, out_en);
endmodule

module top (
  inout real vref1,
  input logic out_en,
  input logic data,
  output real vout);
  
  logic vref1_dig_l;

  assign vref1 = (vref1_dig_l === 1'bz) ? 100.0 : ((vref1_dig_l == 1'b0) ? 0.0 : 20.0);

  abc a1 (vref1, vout);
  def d1 (out_en, data, vref1_dig_l);
endmodule

module temp ();
  real  vref1;
  logic out_en;
  logic data;
  real vout;

  top t1 (vref1, out_en, data, vout);

  initial 
    $monitor("vref1 - %0f, out_en - %0b, data - %0b, vout - %0f", vref1, out_en, data, vout);

  initial begin
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
  end
endmodule

这给了我以下错误-

  inout real vref1,
                 |
xmvlog: *E,SVNTRL (../b.sv,25|17): A module port that is a net cannot be of type 'real' or 'shortreal' by SystemVerilog language rules.

Answer 1

您可以使用以下内容：

nettype real nreal;

module top (
  inout nreal vref1,
  ...

但是，real 不是一个可综合的概念，不能用于门级逻辑，因此以下是非法的：bufif1 b1 (vref1, data, out_en) with verif1 as real。

解决您的问题的另一种方法是使用系统 verilog 函数将实数转换为位，反之亦然 (lrm 20.5)

    [63:0] $realtobits ( real_val )
    real $bitstoreal ( bit_val )

临时模块的 init 块中的分配问题：

根据verilog 规则，来自程序块的任何赋值的lhs 必须是变量。 “初始”块是一个程序块。 'net' 不是变量。

在 temp 中，您必须将 vref1 声明为“nreal”，这是一种网络类型，您不能从程序块中分配它。您需要一个变量作为中间阶段：

nreal vref1;
real vref1_real;
assign nreal = vref1_real;

...
initial begin
    vref1_real = your expression;
...

以上将解决您的分配问题。

在您的情况下，看起来还需要解析功能。以下内容可能会有所帮助：

function automatic real nres_avg (input real drivers[]);
    return drivers.sum/drivers.size(); // average of all drivers
endfunction
nettype real nreal with nres_avg;

Answer 2

wire、tri、wand 等内置网络对象不能具有由 4 态类型 logic 组成的数据类型以外的数据类型。当有多个驱动程序时，内置网络都具有预定义的解析功能。

inout 应该有多个驱动程序，因此这种端口上只允许使用网络。 如果您想在网络上使用real 数据类型，则需要使用用户定义的nettype 来定义它，以便解析函数可以与网络相关联。即您是否希望对各个驱动程序进行平均、求和、最大值等。1800-2017 中有一些示例，大多数工具都将这些作为现成的软件包提供。