如何找到 RTL 代码支持的最大频率？ [关闭]

【问题标题】：How to find the maximum frequency a RTL code support? [closed]如何找到 RTL 代码支持的最大频率？ [关闭]
【发布时间】：2021-04-26 05:44:00
【问题描述】：

我有一个非常基本的问题，我们如何得出我的可合成 RTL 代码支持的最大频率？我们在 Vivado、quartus 和 Yosys 工具中在哪里检查它

【问题讨论】：

这应该包含在工具的文档中。
RTL 代码是高级行为描述，没有最大频率的概念。我们只有在 RTL 被综合到网表中并通过一个 fitter 来生成 post fit 网表时才会得到这个想法。请查看 Quartus 生成的报告，您将看到包含设备设计 fmax 的报告。

标签： vhdl verilog system-verilog fpga register-transfer-level

【解决方案1】：

如果是Yosys，最好使用另一个开源工具，例如opensta，其存储库位于以下链接https://github.com/The-OpenROAD-Project/OpenSTA，这是一个简单脚本示例，您可以在该工具上运行以获取时间检查如下

read_liberty <standard_cell_library_name>
read_verilog <name_of_verilog_file(s))
link_design <name_of_top_module>
create_clock -name clk -period 10 {<name_of_clock_inside_your_module>}
report_checks

如果需要，您还可以查看他们的文档，了解如何编写更高级的脚本

【讨论】：