如何在verilog中反转64位变量？

Question

我试图在 verilog 中反转一个 64 位变量，但由于某种原因，只有一位反转了。

wire [63:0] bc;
assign bc = 64'b0;
assign notbc = ~bc;

我希望输出为 64 位，但我得到的最高有效位为 1，其他位为 0。 我还尝试了我在网上找到的其他东西：

assign notbc = bc ^ 64'b1;

但这次我得到的是最低有效位是 1，其他位是 0。我能做些什么来否定每一位，即 1 的 64 位？ 注意：我仅限于 Verilog，无法使用 SystemVerilog。

这是完整的模块：

`timescale 1ns/1ns

module notting(
output [63:0] out);

wire [63:0] bc;
assign bc = 64'b0;
assign out = ~bc;

endmodule

Answer 1

您粘贴的代码中可能缺少它，但由于未声明 notbc，它将被隐式声明为一位线。使用以下代码，您应该得到 64 个，除非您的模拟器有问题：

wire [63:0] bc, notbc;
assign bc = 64'b0;
assign notbc = ~bc;

Answer 2

我在 cloudv.io 中检查了您的代码。 我已经检查过它适用于小位宽 但是，当我增加位宽时，错误就出现了。 在这一点上，我不确定是什么导致了这个错误，因为我对系统不友好。 当输入超过 50 位宽时，似乎可以重现该错误。