如何合成在 xilinx 内核生成器中制作的 verilog 内核？

【问题标题】：How to synthesis verilog cores made in xilinx core generator?如何合成在 xilinx 内核生成器中制作的 verilog 内核？
【发布时间】：2010-03-04 23:43:21
【问题描述】：

我使用 coregen 开发了一个分频器内核。以下是我尝试在设计中使用该分隔符的步骤（不确定它是否完全正确）： 1) 将包装器 (core_name.v)、.ngc 文件和 .veo 文件复制到主设计文件夹中 2) 使用 veo 模板在我的主 verilog 模块中实例化核心：core_name u1(.a(a_p), .b(b_p), .c(c_p), .d(d_p); 每当我需要在我的主verilog模块 3）`包括“core_name.v”

当我进行语法检查时，我得到： “core_name.v”第 1 行需要 'endmodule'，找到 'module'

请就在我的 ISE 设计中实例化内核并进行综合所需的步骤提供建议。

谢谢。

【问题讨论】：

标签： verilog xilinx synthesis hdl

【解决方案1】：

我将假设 core_name.v 是一个完整的模块定义，并且你已经把 ``include "core_name.v"within another module definition (ie, betweenmoduleandendmodulestatements. (I'm thinking this because the verilog parser will want to see anendmodulesometime after amodule , but instead is seeing anothermoduleincore_name.v`)。

尝试将“include”放在模块定义之外，例如

`include "core_name.v"
module toplevel_module ( );

  core_name U0 ( .. );
endmodule

而不是我假设你拥有的：

module toplevel_module ( );
`include "core_name.v"
  core_name U0 ( .. );
endmodule

【讨论】：