赛灵思 10.1 中的 DCM答案

【问题标题】：DCM in Xilinx 10.1赛灵思 10.1 中的 DCM
【发布时间】：2010-08-23 07:20:33
【问题描述】：

如何在 DCM 中生成不同的时钟？假设我想要 20mhz、24mhz、28mhz、32mhz，同时使用 xilinx 10.1 中的单个数字时钟管理器 ip 内核进行时钟。

【问题讨论】：

标签： verilog

【解决方案1】：

尝试在 Xilinx CoreGen 应用程序中使用时钟向导。

【讨论】：

【解决方案2】：

每个设备系列都可以有不同的 DCM 实现。因此，要更进一步，您必须考虑：-

您的目标是哪种 Xilinx FPGA？

和

你输入的时钟频率是多少？

每个 DCM 都可以为您提供 Clk、Clk 2x、Clk DV（分频）和 Clk Fx（频率合成）。

您可以为 ClkDv 指定分频比（1.5 到 16）。

对于 ClkFx，您提供多个 (M) 和除 (D) 值，然后输入时钟速率 * M / D。

因此单个 DCM 无法为您提供您要求的 20mhz、24mhz、28mhz 和 32mhz 时钟。

如果您使用OutputLogic 提到的时钟向导，那么您可以使用可能的组合。您可以通过从 Xilinx 网站下载 webpack 来获取时钟向导。

【讨论】：