谁能帮我创建一个 Verilog 测试平台？答案

【问题标题】：Can anyone help me to create a Verilog testbench?谁能帮我创建一个 Verilog 测试平台？
【发布时间】：2013-11-19 13:37:35
【问题描述】：

任何人都可以帮我创建一个测试台或只是我的以下代码的输入代码吗？我正在使用赛灵思。

module fsmb (input rst,clk,a,
             output reg x);

parameter sta = 2'b00, stb = 2'b01, stc = 2'b10,
          std = 2'b11;

reg[1:0] st, nst;

always @(posedge clk)
begin 
    if (rst)
        st <= 2'b00;
    else
        st <= nst;
end

always @*
begin
    st = nst; x =0'b0;
    case (st)
        sta: if(a) nst = stb;
             else nst = sta;
        stb: if(a) nst = stc;
             else nst = stb; 
        stc: begin 
             if(a) nst = stc;
             else nst = std; 
             x =1'b1;
             end
        std: begin
             if(a) nst = stc;
             else nst = sta;
             x = 1'b1;
             end
        default: nst = sta;
    endcase 
end
endmodule

【问题讨论】：

标签： input verilog system-verilog test-bench

【解决方案1】：

测试台 101

创建一个新模块 (tb)。
为 DUT 的每个输入创建一个 reg。
为 DUT 的每个输出创建一条线。
创建 DUT 的实例。
将您的 regs 和电线连接到 DUT。
生成时钟
驱动您的其他输入
为您的输出创建检查器（这由您决定）。

例子：

module tb;

reg rst,clk,a;
wire x;

initial begin
    clk = 0;
    forever #5 clk = ~clk;
end

initial begin
    rst = 1;
    a = 0;
    #50 rst = 0;
    #50 $finish;
end

fsmb fsmb (
    .clk    (clk),
    .rst    (rst),
    .a      (a),
    .x      (x)
);

endmodule

EDA playgound 上提供了其他简单的测试平台示例。您可以注册一个免费帐户并查看示例，例如：Published Playgounds -> D flip flop

【讨论】：

【解决方案2】：

Xilinx ISE 将自动生成骨架测试夹具。转到菜单项 Project->New Source。对话框将要求您“选择源类型”单击“Verilog 测试夹具”并为其命名，如 testbench1，然后单击下一步。然后它会询问你项目中的哪个模块与它相关联。选择 fsmb。单击下一步并完成。

您仍然需要调整测试台，例如设置初始输入值、生成时钟以及在几个时钟后解除重置。

【讨论】：