在verilog中包含一个模块

Question

我想在另一个文件中包含一个 verilog 模块。如何将其包含在代码中以及如何编译代码以包含头文件？和c一样吗？

Answer 1

1. 一个基本示例可以将它们都包含在同一个文件中，如 page 4 of verilog in a day 所示。

2. 应自动找到同一文件夹中的所有文件。

3. 包括as shown in Hello_World_Program_Output 或下面的示例。

4. 高级工作流可以有 files.f 列出指定包含目录的 verilog 或配置文件。

包括 (3) 的示例：

`include "folder/sub.sv"
module top;
  sub sub_i(
    .a(),
    .b()
    ...

文件扩展名.v 用于verilog 编译，您的编译器应使用Verilog 2005 之前的最新标准。.sv 扩展名用于SystemVerilog。它在 2009 年取代了 Verilog。文件扩展名导致编译器切换到 SystemVerilog。