系统 Verilog 中的浮点除法

Question

我想在 System Verilog 中使用 real 数据类型的浮点数。我尝试了以下代码，但它似乎不起作用。我得到了2.000000，我期望2.500000。

模块：

module real_check(input [31:0]a, [31:0]b,
                  output real c);
    assign c = a/b;
endmodule

测试台：

module tb_real_check();

real c;
reg[31:0] a, b;
real_check dut(a, b, c);

initial 
begin

  a <= 5;
  b <= 2;
  #50;
  $display("Answer : %f ", c);

end
endmodule

Answer 1

你正在做integer division。在计算int/int (reg[31:0]/reg[31:0]) 时，结果是一个整数。因此，当您计算 5/2 时，您会将 2.5 截断 转换为 2，然后将其转换为浮点数 (real)，即 2.000...。如果您想要浮点除法（不丢弃小数），您需要将操作数（除数和除数）设为浮点数。

因此，要修复您的代码，您的模块需要将两个浮点数作为输入：

module real_check(input real a, real b,
                  output real c);

在您的测试用例中，您需要将a 和b 声明为浮点数：

real a, b;