【发布时间】：2020-04-19 12:13:24
【问题描述】：
verilog中如何调用常量值进行加法，
例如，如果我定义一个值 A=64'h000000000000001;
稍后使用它来添加我应该如何在verilog中定义。
【问题讨论】：
标签： verilog constants system-verilog compile-time-constant
【发布时间】：2020-04-19 12:13:24
【问题描述】：
在 SystemVerilog 中，建议您将所有常量放在一个全局包中，并在需要的地方导入包
package globals;
parameter A=64'h000000000000001;
endpackage
【讨论】：
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它是可合成的吗？我可以用这种方式分配吗？在任何数组中 a[0] ，a[1]............
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是的，它是可合成的。您必须初始化一个参数是一个单独的赋值，但右侧可以是一个连接来分隔各个元素。
parameter bit [63:0] A = {1'b1, 1'b0, ... );