SystemVerilog：虚拟模块与虚拟接口

Question

我知道 SystemVerilog 允许您通过将 SystemVerilog 类中的接口声明为“虚拟”来保存对接口的引用。总线，是否也可以将模块声明为“虚拟”以保存对 SystemVerilog 类中模块的引用？示例：

    `timescale 1 ns / 10 ps

    // Verilog-95 style BFM (with verilog 2001 style ports)
    module BFM1(
        input  wire        clk,
        output reg [15:0]  data
    );

        task write(input [15:0] data1);
            data = data1;
            @(posedge clk); 
            #1;
        endtask;

    endmodule

    class MyClass

        //"Virtual module" (instead of a "virtual interface")
        virtual BFM1 vBFM1;

        function new(virtual BFM1 vvBFM1);
            // save virtual module reference
            vBFM1 = vvBFM1;
        endfunction

        function write(input [15:0] data);
            vBFM.write(data);
        endfunction
    endclass

    // Testbench top-level
    module top;
        reg        clk;
        reg [15:0] data;

        initial begin
            clk = 0;
            forever #5 !clk = clk; 
        end

        BFM1 BFM1(
            .clk  (clk),
            .data (data)
        );

        DUT DUT(
            .clk  (clk), 
            .data (data)
        );

        initial begin

            //Verilog-95 Style BFM call
            BFM1.write(16'h12340);

            // SystemVerilog Class style
            MyClass MyClass1 = new(BFM1);

            MyClass.write(16'hDEAD);
            MyClass.write(16'hBEEF);

            $finish;
        end
    endmodule

    // Design under Test
    module DUT(
        input wire        clk,
        input wire [15:0] data
    );
        //insert design under test logic
    endmodule

我只是好奇，我是否可以省去使用 SystemVerilog 接口的形式，而只使用 SystemVerilog 类中的旧 verilog-95 样式 BFM？

我只是认为，如果您的 DUT 使用 VHDL，旧式 BFM 在 SystemVerilog 测试平台中会更好地工作，因为 VHDL 没有 SystemVerilog 接口。创建不必要的接口和包只是为了将 SystemVerilog 测试台插入不使用它们的 VHDL DUT 是一种冗余。

Answer 1

您的问题的直接答案是否定的，SystemVerilog 具有有限的构造，您可以获取 句柄（接口、类和事件）。最大的问题是模块不像在被引用之前必须定义的数据类型。当您不知道标识符的类型时，创建对标识符的引用是非常困难且非最佳的。

最初的 SystemVerilog interface 规范比现在简单得多。它的功能已经变得更像一个模块，但仍然更具限制性。

但是，虚拟接口的替代方案，尤其是在与旧版 Verilog BFM 通信时，是一个经常讨论的话题。 link1link2link3

Answer 2

    `timescale 1 ns / 10 ps

    // The best why to solve this problem since the SystemVerilog
    //  language standard people did't give us a handle to a module
    //  is to create a define that points to full hierarchical path to
    //  the verilog module. Example:

    `define   DEF_BFM1   $root.top.BFM1

    // Verilog-95 style BFM (with verilog 2001 style ports)
    module BFM1(
        input  wire        clk,
        output reg [15:0]  data
    );

        task write(input [15:0] data1);
            data = data1;
            @(posedge clk); 
            #1;
        endtask;

    endmodule

    class MyClass

        function write(input [15:0] data);
            `DEF_BFM1.write(data);
        endfunction
    endclass

    // Testbench top-level
    module top;
        reg        clk;
        reg [15:0] data;

        initial begin
            clk = 0;
            forever #5 !clk = clk; 
        end

        BFM1 BFM1(
            .clk  (clk),
            .data (data)
        );

        DUT DUT(
            .clk  (clk), 
            .data (data)
        );

        initial begin

            //Verilog-95 Style BFM call
            `DEF_BFM1.write(16'h12340);

            // SystemVerilog Class style
            MyClass MyClass1 = new();

            MyClass.write(16'hDEAD);
            MyClass.write(16'hBEEF);

            $finish;
        end
    endmodule

    // Design under Test
    module DUT(
        input wire        clk,
        input wire [15:0] data
    );
        //insert design under test logic
    endmodule