Doxygen for VHDL：如何忽略文件中的部分代码答案

【问题标题】：Doxygen for VHDL : how to ignore portion of code in a fileDoxygen for VHDL：如何忽略文件中的部分代码
【发布时间】：2016-02-21 13:19:23
【问题描述】：

我使用选项“OPTIMIZE_OUTPUT_VHDL = YES”将 doxygen 用于 VHDL 文件。

我打算过滤警告“...未记录”以声明信号、变量、类型、组件和属性（id est：几乎所有介于 ARCHITECTURE 和 BEGIN 之间的内容）。

@cond 命令似乎是合适的答案，但我没有设法使其在 VHDL 上下文中工作。

--! @cond
signal my_signal : std_logic;
--! @endcond

使用此代码，doxygen 输出以下消息

警告：发现未知命令 '\cond'
警告：发现未知命令 '\endcond'

在 VHDL 上下文中实现警告过滤的最佳方法是什么？

编辑： Doxygen 版本 1.8.11

【问题讨论】：

【解决方案1】：

问题的根源在于标签@cond 仅在严格位于行首时才有效。与其他 doxygen cmets 不同，它在缩进时不起作用。

有效的示例

--! @cond
  signal my_signal_filtered : std_logic;
--! @endcond

注意：在 ARCHITECTURE 和 BEGIN 之间，声明使用一次缩进。这就是我被困的原因:)

不工作的示例，因为有 2 个空格缩进：

  --! @cond
  signal my_signal : std_logic;
  --! @endcond

【讨论】：

【解决方案2】：

我放在常量之前/之后：

  --! @cond CONSTANTS
  --! @endcond

和

  --! @cond SIGNALS
  --! @endcond

before/after 信号，例如给条件命名。在我的 doxygen.conf 中，启用的部分是空的：

ENABLED_SECTIONS       =

在 Doxygen 1.8.6 中为我工作

编辑：措辞令人困惑

【讨论】：