这种“故障安全”时钟复用器真的故障安全吗？

Question

我在http://www.vlsi-world.com/content/view/64/47/1/1/找到了这个时钟多路复用器设计

作者声称它是安全的，但我认为如果时钟信号到各个或门（or_three，or_four）的路由延迟大于路由延迟+时钟输出，它仍然可能存在故障当 q3/q4 的输出变低时，延迟 q3/q4 到或门。为了避免这些毛刺，q3/q4 的输出必须在时钟的上升沿变为高电平，在时钟的下降沿变为低电平。我在这个评估中是否正确？

另请注意，我链接的页面上的示意图与 verilog 不完全匹配（verilog 中未使用 q3 的 qbar 输出），并且用于生成模拟的测试台转置了 clk_a 和 clk_b。

`timescale 1ns/100ps

module clk_switch (
   // Outputs
   out_clk,
   // Inputs
   clk_a, clk_b, select
   );

   input clk_a;
   input clk_b;
   input select;

   output out_clk;
wire   out_clk;

reg q1,q2,q3,q4;
wire or_one, or_two,or_three,or_four;

always @ (posedge clk_a)
begin
    if (clk_a == 1'b1)
    begin
       q1 <= q4;
       q3 <= or_one;
    end
end

always @ (posedge clk_b)
begin
    if (clk_b == 1'b1)
    begin
        q2 <= q3;
        q4 <= or_two;
    end
end

assign or_one   = (!q1) | (!select);
assign or_two   = (!q2) | (select);
assign or_three = (q3)  | (clk_a);
assign or_four  = (q4)  | (clk_b);

assign out_clk  = or_three & or_four;

endmodule 

我用 VHDL 编写了一个快速翻译，因此更熟悉该语言的聪明人将能够检查它，并且没有人会对这里的 VHDL 标签提出问题。

entity clk_switch is
   port(
      out_clk : out std_logic;
      clk_a   : in  std_logic;
      clk_b   : in  std_logic;
      sel     : in  std_logic;
   );
end clk_switch;

architecture rtl of clk_switch is
   signal q1 : std_logic;
   signal q2 : std_logic;
   signal q3 : std_logic;
   signal q4 : std_logic;

   signal or_one   : std_logic;
   signal or_two   : std_logic;
   signal or_three : std_logic;
   signal or_four  : std_logic;
begin
   process(clk_a)
   begin
      if (clk_a'event and clk_a='1') then
         q1 <= q4;
         q3 <= or_one;
      end if;
   end process;

   process(clk_b)
   begin
      if (clk_b'event and clk_b='1') then
         q2 <= q3;
         q4 <= or_two;
      end if;
   end process;

or_one <= not q1 or not sel;
or_two <= not q2 or sel;
or_three <= q3 or clk_a;
or_four  <= q4 or clk_b;

out_clk <= or_three and or_four;

end rtl;

Answer 1

我继续为 VHDL 转换创建了一个测试平台和模拟，在 clk_b to or_four 上具有很小的 (10 ps) 路由延迟。当然，在真正的 FPGA 中，q4/C to or_four 路径上会有几个延迟，但clk_b to or_four 的路由延迟可能仍然更长。输出的整个门控也将被吸收到单个 4 输入 LUT 中，但这不会改变这种输出行为。

我担心的故障可以在 480 ns 附近看到：

谁能想到这不会/不可能在目标上发生的原因？静态时序分析会阻止这种情况吗？

library ieee;
use ieee.std_logic_1164.all;
entity clk_switch is
   port(
      out_clk : out std_logic;
      clk_a   : in  std_logic;
      clk_b   : in  std_logic;
      sel     : in  std_logic
   );
end clk_switch;

architecture rtl of clk_switch is
   signal q1 : std_logic;
   signal q2 : std_logic;
   signal q3 : std_logic;
   signal q4 : std_logic;

   signal or_one   : std_logic;
   signal or_two   : std_logic;
   signal or_three : std_logic;
   signal or_four  : std_logic;

   signal clk_b_routed : std_logic;
begin
   clk_b_routed <= clk_b after 10 ps;

   process(clk_a)
   begin
      if (clk_a'event and clk_a='1') then
         q1 <= q4;
         q3 <= or_one;
      end if;
   end process;

   process(clk_b)
   begin
      if (clk_b'event and clk_b='1') then
         q2 <= q3;
         q4 <= or_two;
      end if;
   end process;

    or_one <= not q1 or not sel;
    or_two <= not q2 or sel;
    or_three <= q3 or clk_a;
    or_four  <= q4 or clk_b_routed;
    out_clk <= or_three and or_four;
end rtl;

library ieee;
use ieee.std_logic_1164.all;
entity tb_clk_switch is
end tb_clk_switch;
architecture testbench of tb_clk_switch is
    component clk_switch is
        port(
            clk_a   : in  std_logic;
            clk_b   : in  std_logic;
            out_clk   : out std_logic;
            sel     : in  std_logic
        );
    end component;

    signal clk_a : std_logic := '0';
    signal clk_b : std_logic := '0';
    signal out_clk : std_logic := '0';
    signal sel   : std_logic := '0';
begin
    clk_a <= not clk_a after 10 ns; --periods arbitrary
    clk_b <= not clk_b after 23 ns;
    sel   <= not sel   after 200 ns;
    uut : clk_switch
    port map (
        clk_a => clk_a,
        clk_b => clk_b,
        out_clk => out_clk,
        sel   => sel
    );
end testbench;

Answer 2

...我认为如果时钟信号到相应或门（or_three，or_four）的路由延迟大于路由延迟+时钟到输出延迟，它仍然可能会出现故障当 q3/q4 的输出变低时，q3/q4 的输出到或门。

这可能会澄清一点。

图片可以单独放大查看，比这里显示的要大。正如 Emmett Brown 博士所说，我为模型的粗糙表示歉意，它是我手边唯一的原理图编辑器。目的是显示 De Morgan 门等效项，显示时钟在高电平时被门控，q3 和 q4 的输出延迟从其各自时钟的上升沿开始，q3 和 q4 具有各自时钟的高波特率的剩余部分用于输出延迟和时钟路由延迟。

正如问题的 cmets 中所讨论的，对于特定时钟，从 select 到 or_one 或 or_two 到 q3 或 q4 的 D 输入之间存在亚稳态路径，如果一个或两个时钟与 select 无关（sel在 VHDL 源代码中），如果门控选择无法满足受影响触发器的建立或保持时间，q3 或 q4 的亚稳态恢复时间必须小于其各自时钟的高波特率。这是一个时钟速度限制，可以通过增加从两个时钟域运行之间的无时钟启用时间段来解决。