创建 Verilog 框图的程序答案

【问题标题】：Program to create a Verilog block diagram创建 Verilog 框图的程序
【发布时间】：2013-07-30 20:36:40
【问题描述】：

我想创建一个程序来解析 Verilog 并显示一个框图。有人可以帮助我了解我需要研究哪些算法吗？我找到了一个很好的 Verilog 解析器，但现在我需要找到每个块之间的关系并相应地放置它们。它不必进行广泛的优化。

更新：

现在我使用 IronPython 在 Visio 中绘制框图。

【问题讨论】：

【解决方案1】：

Yosys 是一个开源的verilog 综合工具。它还可用于分析设计和创建原理图（使用 GraphViz）。查看网页上的截图：

如果我正确理解您的要求，Yosys 已经满足您的需求。如果您仍想编写自己的程序，可以使用 Yosys 作为参考来帮助您入门。

（利益冲突披露：我是 Yosys 的作者。）

【讨论】：

【解决方案2】：

您也可以尝试使用 Altera 综合、EASE、HDL Designer、Synplify HDL Analyst、nSchema 或 Xilinx PlanAhead。

【讨论】：

【解决方案3】：

如果您只想查看块及其关系，可以尝试使用 Graphviz。您可以从另一个 StackOverflow thread 找到一个示例。您可以简单地解析 HDL 设计并建立它们之间的关系，然后以 Graphviz 语法写出文本格式。然后调用程序生成

如果你想实现一个高级查看器，例如，它可以放大/缩小、平移、跳进/跳出块和选择，那就是另一回事了。

【讨论】：