【发布时间】:2019-01-19 16:36:06
【问题描述】:
我尝试学习VHDL语言我不明白一个奇怪的事情。这个东西指的是来自架构的信号。
我的问题是:为什么我们不能在多个进程/并发分配中分配位信号、整数信号等。但是我看到了,我们可以在多个进程中分配 Std_logic_vector 信号和 Std_logic 信号。
【问题讨论】:
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“但是我看到了,我们可以在多个进程中分配 Std_logic_vector 信号和 Std_logic 信号。” 请向我们展示您认为正确使用的代码。跨度>
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“如果在详细描述后,一个信号有多个来源并且它不是一个已解析的信号,则这是一个错误。”,IEEE Std 1076-2008 6.4.2.3 信号声明。 “与已解析信号相关的解析函数将信号的解析值确定为来自多个源的输入集合的函数。”,4.6 解析函数。 std_logic 或 std_logic_vector(命名为已解析)的解析函数可在 std_logic_1164 包体中找到。对多个驱动程序的限制可以由综合工具限制和定义目标设备。
标签: vhdl