Verilog 中的 Mealy 和 Moore 实现答案

【问题标题】：Mealy and Moore implementations in verilogVerilog 中的 Mealy 和 Moore 实现
【发布时间】：2013-04-08 11:01:43
【问题描述】：

谁能说出verilog/VHDl中这些实现之间的区别？我的意思是 Mealy 和 Moore 如何详细合成电路？任何链接也将证明是有用的。我对此很熟悉

谢谢

但这就是它的实现方式吗？？

【问题讨论】：

请试试谷歌。例如altera.co.uk/support/examples/vhdl/vhd-state-machine.html
@Oli Charlesworth ，我知道如何在 Verilog 中为 Mealy 和 Moore 编写代码。我需要的是，合成器是否会以我们都熟悉的不同方式或常规框图来实现它。
英语不是我的强项，但我希望你明白我想说什么

【解决方案1】：

合成器将实现与您编写的代码相匹配的逻辑。如果您有未注册的输出（即，未从时钟模块写入），那么这就是合成器将为您提供的。

更重要的是 - 为什么有人关心？学者们似乎无缘无故地教授 Mealy vs Moore。在我从事 2 年专业电子设计的过程中，我从来不必关心我得到的是什么“类型”的状态机。我只是描述行为并让工具产生电路。这些工具也不在乎（检查日志文件，它不会在任何地方说“找到 Mealy 状态机”）。

【讨论】：

【解决方案2】：

合成器是否将您的代码识别为 FSM 以及它在硬件中实现 FSM 的方式取决于您使用的合成器！检查相应的文档。例如对于 Xilinx XST，请参阅XST user Guide，并搜索 FSM。

【讨论】：

【解决方案3】：

我知道这已经 3 周大了，但有一个答案 here，其中详细说明了 XST 中各种样式的合成内容。该示例实际上是一个 Moore 机器，但某些样式具有组合输出，这将使您了解 Mealy 机器会发生什么。有一些惊喜 - 例如，XST 可以将组合输出推回状态寄存器。

【讨论】：