【发布时间】：2020-02-27 18:59:32
【问题描述】：
按名称实例化以下连接端口的模块。模块输出接S线，B口接T线，C口也接T线。
my_module（输出A，输入B，输入C）；
如何为此编写 Verilog 代码？
【问题讨论】：
标签： verilog xilinx-ise system-verilog-dpi
【发布时间】：2020-02-27 18:59:32
【问题描述】：
在verilog中，当连接通过将电线与端口或其他变量相关联来表示时。下面是实例连接的示例。电线 T（顶部模块的输入）连接到示例中 my_module 的端口 B 和 C。
module top(output S, input T);
my_module mminst(.A(S), .B(T), .C(T));
endmodule
【讨论】：
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