触发器和锁存器推断困境

Question

有人可以向我解释为什么会推断出闩锁而不是触发器吗？

always_ff @ (posedge clk, negedge rst) 
begin
  if (!rst)
    a <= '0;
end

always 块对信号边沿敏感这一事实是否足以推断出触发器。在这种情况下，当触发复位的下降沿时，a 为 0，否则保持原来的值。

此问题来自此 stackoverflow 问题的选定最佳答案：
System Verilog always_latch vs. always_ff

================================================ ==============================

我将在这里分享我到目前为止发现的内容。之所以合成到锁存器而不是触发器，是因为在分配的右侧是一个 CONSTANT。 在这种情况下，锁存器和触发器的行为是等效的，因为无论是在信号边沿（触发器）还是在启用输入锁存器（锁存器）时捕获输入值都无关紧要因为输入不会改变。所以综合工具会选择占用资源较少的元素，即锁存器。

另一方面，如果在分配的右侧有一个 VARIABLE，则综合将不得不推断一个触发器，因为输入是否在边缘采样（触发器flop）或在启用输入锁存期间（latch），这意味着两个逻辑元件不等价。

这是一个例子。前两个 always 块将综合到一个锁存器（在 Quartus 14 中），这没关系，因为它们是等价的，因为它们是一个常数。但是，3. 和 4. always 块也将被合成到一个锁存器中，这不是预期的行为，并且这些块不等价！ 3. 块会发出警告，而 4. 不会。

 module ff_latch(
   input logic clk,
   input logic nrst,
   input logic a,
   output logic t, x, y, z
 );

    always_ff @(posedge clk, negedge nrst) 
       begin
          if (!nrst)
           t <= 0;
       end

    always_latch
       begin
          if (!nrst)
           x <= 0;
       end

    always_ff @(posedge clk, negedge nrst) 
       begin
          if (!nrst)
           y <= a;
       end

    always_latch
       begin
          if (!nrst)
           z <= a;
       end

endmodule: ff_latch

对我来说，这种行为是不正确的，因为我特别说过我想要一个触发器（带有边沿触发）。甚至不是编码是模棱两可的，总是块 3. 和 4. 明显不同，从上面的模拟波形中可以看出：

块 3. (tb_y) 的行为类似于 异步触发器，块 4. (tb_z) 的行为类似于 锁存器。 但综合工具在这两种情况下都会推断出闩锁。

如果有人能对此有所了解或评论代码或波形，将不胜感激。

Answer 1

合成器会推断出一个锁存器，因为这段代码表现得像一个锁存器。它的行为不像触发器。就这么简单。

想想这段代码的行为：最初a 的值将是'x。当rst 被断言为低电平时，a 将变为'0。然后a 将永远留在'0。因此a 的状态不仅取决于输入的当前状态，还取决于过去的状态。因此，我们有顺序逻辑，而不是组合逻辑。触发器在时钟沿改变状态； a 没有。 always 块对信号边沿敏感的事实无关紧要。这只是意味着里面的代码是在那个信号边沿上执行的——clk 的上升沿。但是当这种情况发生时，什么都不会发生，所以这段代码的行为就像一个闩锁。

Answer 2

因为你还没有具体说明时钟摆位时会发生什么。就好像a 根本不依赖于clk 或其姿态。您的所有描述都是在rst=0 时将a 设置为0。此外，它（含蓄地）说a 在所有其他情况下都保持其先前的值。这可以通过锁存器来实现。

请注意，仅仅因为您拥有@posedge 或clk 并不意味着该块中的每个变量都将被合成为触发器。当块在 clk 的 posedge 处激活时，您还需要对 a 进行非阻塞分配。见here。

如果你坚持要实现相同的功能，你可以试试这个：

always_ff @ (posedge clk or negedge rst) 
begin
  if (!rst)
    a <= '0;
  else 
    a <= a;  //Here, we are specifying what happens @posedge of clk
end