无法在 Lattice ICE40 FPGA 上创建时钟信号答案

【问题标题】：Cannot create a clock signal on a Lattice ICE40 FPGA无法在 Lattice ICE40 FPGA 上创建时钟信号
【发布时间】：2019-06-16 03:48:23
【问题描述】：

我正在尝试在 Lattice ICE40 FPGA 上创建 1 Hz 时钟信号。我正在用 Verilog 编写代码并使用 Lattice Radiant 软件。这个 1 Hz 时钟信号将用于创建方波。

但是，我没有得到任何输出，无论是来自时钟信号应该打开的引脚还是来自应该输出方波的引脚。我确定我正在检查正确的引脚。我也确信代码正在下载到板上。我相信 FPGA 出于某种原因实际上并没有创建时钟信号。

这是我的代码：

module square (clk, x, y, z);

// Inputs and Outputs
input clk; // The clock signal
output x, y, z; // The square wave output

// Type Declaration
reg x; // x is a register

// Initialize x
initial
    begin
        x = 0;
    end

// Run each time the clock transitions from low to high
always @(posedge clk)
    begin 
        x = !x; // Flip x
    end

// Outputs used to confirm the program is running   
assign y = 0; //39A
assign z = 1; //41A

endmodule

这是我的综合约束文件（.ldc）：

create_clock -name {clk} -period 1000000000 [get_ports clk]

周期以纳秒为单位定义，因此这是一个 1 Hz 时钟。

谢谢。

【问题讨论】：

clk 来自哪里？实际上，您的所有square 模块（除了静态的y 和z 分配）都是将x 复制为clk，其中clk 应该是一个正确的时钟，x 是LUT 或寄存器的输出（如果没有完全合成）。定义create_clock 约束不会神奇地创建指定频率的时钟。 create_clock只是一种通知STA和路由进程时钟特性的方法。您仍然需要在某处实际生成时钟。
如果要在 FPGA 上创建时钟，则需要从时钟源中导出。开发板上将有一个振荡器，例如 20MHz。您可以将该 20MHz 划分为您想要的频率，或者使用 PLL 从中创建一个新频率。
因为对 cmets 的编辑是有时间限制的：我的错误。 x 成为 clk 频率的一半。其余问题仍然存在，您需要以某种方式制作clk。

标签： verilog fpga clock lattice ice40

【解决方案1】：

谢谢大家。我没有意识到我需要自己制作时钟。我使用高速振荡器功能创建了一个时钟：

// Initialize the high speed oscillator
HSOSC clock (
    .CLKHFEN(1'b1), // Enable the output  
    .CLKHFPU(1'b1), // Power up the oscillator  
    .CLKHF(clk) // Oscillator output  
);

// Divide the oscillator down to 6 MHz
defparam clock.CLKHF_DIV = "0b11";

而且它似乎正在工作。

【讨论】：