时钟块层次结构中的信号延迟 w.r.t 波形中的 RTL 层次结构答案

【问题标题】：Delay in signals at clocking block hierarchy w.r.t RTL hierarchy in waveform时钟块层次结构中的信号延迟 w.r.t 波形中的 RTL 层次结构
【发布时间】：2021-06-13 07:12:57
【问题描述】：

有一个测试台环境，我正在做一些测试，我注意到在波形中，如果我从 rtl 层次结构中提取输入到 rtl 的特定信号，并从驱动程序时钟块中提取相同的信号，我看到与驱动时钟模块层次结构中的相同信号相比，rtl 层次结构的信号延迟一个时钟，而如果我从 rtl 层次结构的 rtl 输出的波形中提取一个信号，并且在监视器时钟模块层次结构中提取相同的信号，我在监视器时钟块级别看到相同的信号延迟了一个周期。

与在 rtl 层次结构中看到的信号相比，监视器时钟块级别的信号是否总是延迟，而驱动器时钟块级别的信号是否总是提前一个时钟？

接口原型是这样的：

          interface my_if(input bit clk, bit reset);
             bit valid;
             bit [31:0] data;
             bit [2:0]  crdt; 

 
              clocking monitor_cb @(posedge clk); 
              default input #1 output #1; 
              input valid; 
              input data;
              input crdt;
              endclocking 

              clocking tx_driver_cb @(posedge clk); 
              default input #1 output #1; 
              output valid; 
              output data;
              input crdt;
              endclocking 

              clocking rx_driver_cb @(posedge clk); 
              default input #1 output #1; 
              input valid; 
              input data;
              output crdt;
              endclocking 
   
           modport tx_driver (clocking tx_driverv_cb);
           modport rx_driver (clocking rx_driver_cb);   
           modport monitor (clocking monitor_cb);

         endinterface

【问题讨论】：

标签： verilog system-verilog clock uvm

【解决方案1】：

我们以monitor_cb.data作为输入案例的例子

输入将被延迟#1 将在clk 的上升沿采样。

// (pseudo code)
logic [31:0] skew_data;
assign #10 skew_data = my_if.data;
always @(posedge clk) begin
  monitor_cb.data <= skew_data;
end

如果您的信号在时钟的上升沿发生变化，sampled_data 将保持更新前的值。

现在对于输出来说，延迟的是采样时刻而不是信号

always @(posedge clk) begin
  #1;
  tx_driver_cb.data <= data;
end

数据在时钟之后稍微采样，因此它对更新后的值进行采样。

【讨论】：