假设没有非临时指令，“xchg”是否包含“mfence”？

Question

我已经看过 this answer 和 this answer，但在假设没有非临时指令的情况下，似乎都没有明确和明确地说明 mfence 和 xchg 的等价或不等价。

xchg 的 Intel instruction reference 提到 此指令对于实现信号量或类似的进程同步数据结构很有用，并进一步参考了 Volume 3A 的第 8 章。该参考说明如下。

对于 P6 系列处理器，锁定操作将所有 未完成的加载和存储操作（即等待它们 完全的）。此规则也适用于 Pentium 4 和 Intel Xeon 处理器，但有一个例外。加载弱引用的操作 有序内存类型（如 WC 内存类型）可能不是 序列化。

mfence 文档声明如下。

对所有从内存加载和 在 MFENCE 之前发出的存储到内存指令 操作说明。这种序列化操作保证了每次加载和 存储程序中 MFENCE 指令之前的指令 order 在任何加载或存储指令之前变得全局可见 遵循 MFENCE 指令。 1 MFENCE 指令是 订购关于所有加载和存储指令，其他 MFENCE 指令，任何 LFENCE 和 SFENCE 指令，以及任何序列化 指令（例如 CPUID 指令）。 MFENCE 不 序列化指令流。

如果我们忽略弱排序的内存类型，xchg（暗示lock）是否包含 mfence 关于内存排序的所有保证？

Answer 1

假设您没有编写设备驱动程序（因此所有内存都是回写式，而不是弱序写入组合），那么 是的 xchg 一样强大作为mfence。

NT 商店很好。

我确信当前的硬件就是这种情况，并且相当肯定这可以通过所有未来 x86 CPU 手册中的措辞得到保证。 xchg 是一个非常强大的内存屏障。

嗯，我还没有研究过预取指令重新排序。这可能与性能有关，甚至可能与奇怪的设备驱动程序情况下的正确性有关（您可能不应该使用可缓存内存）。

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来自您的报价：

(P4/Xeon) 引用弱排序内存类型（如 WC 内存类型）的加载操作可能不会被序列化。

这是使xchg [mem] 比mfence 更弱的一件事（在 Pentium4 上？可能也在 Sandybridge-family 上）。

mfence 确实保证，这就是为什么 Skylake 必须加强它以修复错误。 （Are loads and stores the only instructions that gets reordered?，还有你在Does lock xchg have the same behavior as mfence?上链接的答案）

NT 存储由xchg / lock 序列化，它只是可能无法序列化的弱排序加载。 您不能从 WB 内存中执行弱排序加载。 WB 内存上的movntdqa xmm, [mem] 仍然是强排序的（并且在当前的实现中，也忽略了 NT 提示，而不是做任何事情来减少缓存污染）。

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看起来xchg 在当前 CPU 上的 seq-cst 存储性能比 mov+mfence 更好，因此您应该在普通代码中使用它。 （您不能意外映射 WC 内存；普通操作系统总是会为您提供 WB 内存用于正常分配。WC 仅用于视频 RAM 或其他设备内存。）

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这些保证是根据特定的英特尔微架构系列指定的。如果我们可以为未来的 Intel 和 AMD CPU 提供一些通用的“基准 x86”保证，那就太好了。

我假设但尚未检​​查 xchg 与 mfence 的情况在 AMD 上是否相同。我确信使用xchg 作为 seq-cst 存储没有正确性问题，因为这是 gcc 以外的编译器实际所做的。