FPGA 上的 AXI4 吞吐量答案

【问题标题】：AXI4 throughput on FPGAFPGA 上的 AXI4 吞吐量
【发布时间】：2015-12-21 07:30:12
【问题描述】：

我正在开发 7 系列 FPGA，并计划使用 MIG 内存控制器与 DDR3 接口，以及内存控制器与 FPGA 内其他模块之间的 AXI4 接口。我会得到什么样的吞吐量效率，比如说如果我在某个 X 时钟和 64 位数据下运行它。我的意思是 64X 是不合逻辑的假设。在突发模式和非突发模式的握手中丢失了多少？我只是在寻找粗略的值，而不是精确的值。球场上的东西。

谢谢。

【问题讨论】：

标签： verilog fpga

【解决方案1】：

根据 Xilinx 的xapp792 70% 效率是一个合理的数字。这适用于通常具有非常可突发的 DDR SDRAM 友好访问模式的视频。随机内存访问可能会少得多。

【讨论】：