【发布时间】:2023-04-01 20:25:02
【问题描述】:
我有一个有 5 个状态的 FSM。其中3个是通过sub-FSM(UML Pattern)设计的。 对于在 VHDL 中的实现,恕我直言,有两种方法可以做到这一点:
将它们汇总为一个,因此我有一个包含子 FSM 的文档和一个包含一个大 FSM 的产品。
构建一个具有所有状态的 FSM。对于每个具有子 FSM 的状态,构建一个独立的 FSM,并使用来自大的启用信号。
这不是什么更好的问题,我认为这两种方式都有其优点和缺点。但是对于 VHDL 实现,哪种方式更“干净”?
type my_big_one is (ONE,TWO_one, TWO_two, THREE_one, THREE_two, FOUR,FIVE);
对比
type my_one is (ONE, TWO, THREE, FOUR, FIVE);
type two_fsm is (TWO_one, TWO_two);
type three_fsm is (THREE_one, THREE_two);
【问题讨论】: