【发布时间】:2016-07-09 05:58:58
【问题描述】:
如何控制某些组件的详细程度,以便我可以只为少数组件设置详细程度?
比方说,例如在验证特定功能、测试时,涉及到几组组件/序列/对象/接口等。我想将这些的详细程度设置为UVM_HIGH。我不想将全局严重性设置为UVM_HIGH,因为可能会出现许多不相关的调试消息,这可能会增加日志大小。
什么是更清洁的方法?可以使用额外的命令行加参数来触发它。基本上,要求是特定功能验证所涉及的测试/组件/序列/对象/接口应采用全局严重性或特定于功能的严重性,具体取决于哪个更高。
请注意,不能使用uvm_component 的内置报告方法,因为uvm_info 语句可以在uvm_object 扩展类和接口中。
【问题讨论】:
标签: system-verilog uvm