我怎么知道我的代码是否可合成？ [Verilog]答案

【问题标题】：how can i know if my code is Synthesizable? [Verilog]我怎么知道我的代码是否可合成？ [Verilog]
【发布时间】：2011-11-25 18:39:52
【问题描述】：

在使用自顶向下方法在verilog中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节，以构建可综合的结构化电路。但是我怎么知道我的代码是否是可综合的呢？是否有任何指导方针可以支持 Verilog 中的综合？

【问题讨论】：

是的，有一些指导方针，它们特定于您使用的合成器。对于实际的芯片综合，我认为 Synopsys 的“设计编译器”（DC）是最受欢迎的，所以你应该看看他们的用户指南。无论如何，无论你要使用什么目标平台或后端进程，你都需要阅读他们的综合规则。

标签： verilog hdl

【解决方案1】：

有一个“标准”，IEEE 1364.1，但正如 Martin 指出的那样，每个工具都支持它想要的任何东西。如果您需要免费资源，我推荐Xilinx XST User Guide。

此外，结构 Verilog 通常意味着您正在创建接近网表的描述，并且在这种情况下您将使用的构造只是可综合构造的一小部分。

【讨论】：

【解决方案2】：

阅读您将要使用的任何合成工具随附的文档。这将向您展示您可以做什么 - 有时您必须通过非常具体的方式编写代码才能获得预期的结果。

但最终，没有什么比体验更好的了 - 定期在您的代码（或其中的一小部分）上运行您的合成器，看看该工具会产生什么。

【讨论】：