VHDL中的模拟和综合之间的含义或区别是什么？ [关闭]答案

【问题标题】：What is the meaning or difference between Simulation and Synthesis in VHDL? [closed]VHDL中的模拟和综合之间的含义或区别是什么？ [关闭]
【发布时间】：2015-10-12 03:13:22
【问题描述】：

简短的问题。 VHDL中的Simulation and Synthesis是什么意思？ VHDL中的Simulation和Synthesis有什么区别？

此致沫沫

【问题讨论】：

这是最基本的。请在其他地方研究这些 - Stack Overflow 不存在教授开发的基础知识。

标签： embedded vhdl simulation synthesis

【解决方案1】：

您现在可能已经意识到，VHDL 不是一种编程语言，而是一种硬件描述语言。由于 HDL 不像软件那样工作，因此很容易对术语感到困惑。

模拟包括使用模拟器（惊喜）如 ModelSim 来解释您的 VHDL 代码，同时刺激输入以查看输出的样子。结果通常显示在波形图中，因此无论何时您看到波形图，都可能与仿真有关。模拟在计算机中进行，从不涉及实际的 FPGA。模拟软件可能非常昂贵，我最近发现了一个具有相当模拟功能的免费在线工具：EDA Playground

合成是完全不同的事情。一旦您的设计被证明可以在仿真中工作，VHDL 代码就会经历一个艰难的过程，该过程会计算出如何在 FPGA 中实现、简化、布局和路由实际资源以执行其应有的功能（将其视为硬件相当于编译）。此过程的输出是下载到 FPGA 的文件。

希望对你有帮助！

【讨论】：