等到 <signal>=1 在 VHDL 仿真中永远不会为真

Question

下面是我正在运行的代码。我的问题是为什么第三个wait until 没有在modelsim 中触发？控制台输出只是GOT HERE。它永远不会到达GOT HERE 2 这一行。我认为连续两次具有相同的wait until <SIGNAL> = 1 会很好，因为两次条件都为真。我没有在那里添加'事件，所以我认为模拟器不需要看到边缘。谁能解释这种行为？

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity example_wait_failure is
end example_wait_failure;

architecture behave of example_wait_failure is

  signal r_CLK_TB : std_logic := '0';

begin

  r_CLK_TB <= '1' after 20 ns, '0' after 40 ns, '1' after 60 ns;


  p_TEST : process
  begin

    wait until r_CLK_TB = '1';
    report "GOT HERE" severity note;

    wait until r_CLK_TB = '1';
    wait until r_CLK_TB = '1';
    report "GOT HERE 2 " severity note;

  end process p_TEST;

end behave;

Answer 1

我也遇到了同样的问题。
我可能的解决方法是将全局时钟添加到敏感度列表中：

nClk <= NOT nClk AFTER 10 ns;

WAIT ON nClk UNTIL signalToCheck = '1';

Answer 2

行为在等待语句的细节中（等待的细节 吉姆刘易斯指）。原因是wait 语句有三个 部分：

wait
  [on sensitivity_list]
  [until condition]
  [for time_expression];  -- Only for timeout, and not relevant here

相关代码中的wait只有until部分，所以 敏感度列表是根据 VHDL 标准创建的：“如果没有敏感度 子句出现时，敏感集根据如下构造 （递归）规则：...”。在这种情况下，生成的灵敏度列表将 包含r_CLK_TB。

VHDL 标准有一个与代码精确匹配的示例，而这 声明：

wait until r_CLK_TB = '1';

等同于：

loop
  wait on r_CLK_TB;
  exit when r_CLK_TB = '1';
end loop;

所以即使wait 没有明确包含wait until r_CLK_TB'event（如注释中所写），执行会导致等待直到 r_CLK_TB 上的一个事件，以便通过 wait on r_CLK_TB 中的第一个 wait。 是不是很直观...自己判断;-)

所以也许原来的代码应该这样修改：

wait until r_CLK_TB = '1';

替换为：

if r_CLK_TB /= '1' then
  wait until r_CLK_TB = '1';
end if;

在这种情况下，“GOT HERE”和“GOT HERE 2”都以 20 ns 显示，因为 所有三个结构的条件在这里都是 TRUE。

Answer 3

家庭作业？考试？

您需要研究有关等待如何工作的详细信息。等待总是挂起至少一个增量周期。只有当条件中的信号发生变化并且表达式为真时，才会继续等待。那么，您需要多少次转换为“1”才能获得第二个报告语句？

你有多少次到“1”的转换：

signal r_CLK_TB : std_logic := '0';
...
r_CLK_TB <= '1' after 20 ns, '0' after 40 ns, '1' after 60 ns; 

您需要研究有关等待如何工作的详细信息。等待总是挂起至少一个增量周期。等到仅当条件中的信号发生变化并且表达式为真时才恢复。那么这里需要多少次到“1”的转换？

如果将 r_CLK_TB 更改为以下内容会发生什么？

r_CLK_TB <= not r_CLK_TB after 20 ns ;