【发布时间】:2022-01-16 04:31:10
【问题描述】:
module processor_testbench (
input [7:0] o_cmd_status_reg,
input o_start_ack,
output reg [7:0] i_transmit_data, // transmit data port
input o_transmit_data_request, // transmit data required
output reg i_rst_n,
output reg i_clk
);
initial begin
i=1'b0;
end
initial begin //-> Where the problem is
@(posedge(o_start_ack));
i=i+1;
if(i==1)
i_transmit_data = 8'bxxx00000;
else if(i==2)
i_transmit_data=8'b00000000;
else if(i==3)
i_transmit_data=8'b11110000;
else if(i==4)
i_transmit_data=8'b00000000;
//stop trasmission @start acknowledge
end
endmodule
我想看看o_start_ack 上升沿时的结果(模拟)。
i_transmit_data 正在改变
8'bxxx00000 -> 8'b00000000 -> 8'b11110000 -> 8'b00000000
但是,模拟只显示8'bxxx00000。
在这种情况下未使用的代码由我删除。
如何让i_transmit_data 具有不同的价值?
【问题讨论】:
标签: verilog