【发布时间】:2018-10-16 21:12:29
【问题描述】:
我下载了 Vivado 免费的 Web Pack,并尝试像这样模拟简单的项目:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity async_RS_trig is
Port ( R : in STD_LOGIC;
S : in STD_LOGIC;
Q : out STD_LOGIC;
nQ : out STD_LOGIC);
end async_RS_trig;
architecture async_RS_trig of async_RS_trig is
signal bQ,nbQ : std_logic;
begin
bQ <= R nor nbQ;
nbQ<= S nor bQ;
Q <= bQ;
nQ <= nbQ;
end async_RS_trig;
当我推送运行模拟 Vivado 尝试编译此代码时,我收到错误:
ERROR: [XSIM 43-3409] Failed to compile generated C file xsim.dir/async_RS_trig_behav/obj/xsim_0.c.
但代码是正确的,我试图模拟一个空架构并收到相同的错误。我该怎么做才能解决它?
谢谢! 问候
【问题讨论】:
-
我已经搜索并只找到了一个关于此错误的参考,没有明确的答案,在 Windows 平台上安装 Vivado 可能存在问题。如果您找到答案,请自行回答,以便记录在这里。
-
这是一个模拟错误还是这个代码的综合也有问题?也许错误在这个模块之外,例如在它的实例化中。您也可以尝试向
bQ <= R nor nbQ添加延迟,例如bQ <= transport R nor nbQ after 1 ns;。为此类错误找到解决方案的唯一方法是使用您的代码、注释和取消注释行或模块,并可能尝试不同的工具链,如综合、questa sim、ghdl... 最后一个问题:您使用最新的 Vivado 2014.2 版? -
是的,我尝试重新安装 Vivado。是的,我使用 Vivado 2014.2。合成没有错误。当我尝试在 Windows 8 上使用 Xilinx ISE 时,我遇到了另一个莫名其妙的错误,但 ISE 在 Windows 8.1 上不受支持。我尝试更改代码,尝试空设计,当我出现语法错误时,我收到了有关它的消息。我的最后一个变体是关于 Windows 8.1,但我尝试做其他事情 :)