如何在 VCS 中测试 Chisel 生成的 verilog 模块？ vpi_uer.cc 在凿子中是如何工作的？

【问题标题】：How to test the verilog module generated by Chisel in VCS ? How does vpi_uer.cc work in chisel?如何在 VCS 中测试 Chisel 生成的 verilog 模块？ vpi_uer.cc 在凿子中是如何工作的？
【发布时间】：2015-07-16 14:14:02
【问题描述】：

在chisel-tutorial中，我跑完之后

sbt "run Hello --backend v --compile --test --genHarness --vcd"

我得到了 Hello.v ,Hello-harness.v ,vpi_user.cc 文件

如何测试 Hello.v 文件？
vpi_user.cc有什么用？

【问题讨论】：

标签： chisel

【解决方案1】：

要在 VCS 中测试您的设计，您可以使用生成的两个 verilog 文件：

Hello.v：您在 Verilog 中生成的 Chisel 设计
Hello-harness.v：您在 Verilog 中的测试台代码（由 --genHarness 选项生成）。当然，您必须对其进行修改以改进您的测试。

【讨论】：